ESD

<strong>引言</strong>

如今的电源市场，拼体积、拼价格、拼性能，如何做到这3点就需要一个经验丰富的Layout工程师。

<strong>1、静电打坏IC</strong>

1、VCC电容跟VCC脚越近越好。如下图VCC电容与IC脚太远，静电和耐压都会打坏IC，当然这还要看芯片的抗ESD能力。

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2、单点接地，静电和耐压的回路是一样的，首先我们搞清楚它的回路基本就清晰了，主要2个部分，Y电容，变压器初次级寄生电容。所以这2个器件的地在允许的情况下尽量单点接地，防止打坏IC。

在许多基于单片机的应用中，单片机都受到各类电磁噪声的影响。电气噪声可能导致应用出现异常行为。其中的两种噪声事件分别称为静电放电（ElectrostaticDischarge，ESD）和电过载（Electrical Overstress，EOS）。本应用笔记讨论了这两种事件、导致这些事件的原因以及如何最大程度降低它们对应用的影响。

<strong>简介</strong>

在许多基于单片机的应用中，单片机都受到各类电磁噪声的影响。电气噪声可能导致应用出现异常行为。其中的两种噪声事件分别称为静电放电（Electrostatic Discharge，ESD）和电过载（Electrical Overstress，EOS）。本应用笔记讨论了这两种事件、导致这些事件的原因以及如何最大程度降低它们对应用的影响。

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静电放电会给电子器件带来破坏性的后果,它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展,CMOS电路的特征尺寸不断缩小,管子的栅氧厚度越来越薄,芯片的面积规模越来越大,MOS管能承受的电流和电压也越来越小,而外围的使用环境并未改变,因此要进一步优化电路的抗ESD性能,如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。

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<strong>ESD保护原理</strong>

静电是人们非常熟悉的一种自然现象。静电的许多功能已经应用到军工或民用产品中，如静电除尘、静电喷涂、静电分离、静电复印等。然而，静电放电ESD（Electro-Static Discharge）却又成为电子产品和设备的一种危害，造成电子产品和设备的功能紊乱甚至部件损坏。

下面谈一谈静电相关问题，在Part1文末部分介绍了一种终极大招，来解决数码产品ESD静电问题，在Part2部分，例举了PCB设计过程中抗ESD问题，作了详细剖析。

<strong>Part 1 ESD静电基本问题</strong>

现代半导体器件的规模越来越大，工作电压越来越低，导致了半导体器件对外界电磁骚扰敏感程度也大大提高。ESD对于电路引起的干扰、对元器件、CMOS电路及接口电路造成的破坏等问题越来越引起人们的重视。电子设备的ESD也开始作为电磁兼容性测试的一项重要内容写入国家标准和国际标准。

<strong>1.静电成因及其危害</strong>

静电是两种介电系数不同的物质磨擦时，正负极性的电荷分别积累在两个特体上而形成。当两个物体接触时，其中一个趋从于另一个吸引电子，因而二者会形成不同的充电电位。就人体而言，衣服与皮肤之间的磨擦发生的静电是人体带电的主要因之一。

电容式触摸感应检测按键电路是一类对静电特别敏感的电路，因此静电放电（ESD）保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力，另一方面这种ESD保护结构又不能使芯片的面积和成本增加太多，基于此要求，介绍了3种应用在电容式触摸感应检测按键电路中的ESD保护结构。主要描述了这3种结构的电路形式和版图布局，着重阐述了为满足电容式触摸感应检测按键电路的具体要求而对这3种结构所作的改进。列出了这3种改进过后的ESD保护结构的特点、所占用芯片面积以及抗静电能力测试结果的比较。结果表明，经过改进后的3种ESD保护结构在保护能力、芯片面积利用率以及可靠性等方面都有了非常好的提升。