ESD

<strong>1、引言</strong>

静电放电（ESD - ElectroStatic Discharge）会给电子器件带来破坏性的后果，是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，CMOS电路的尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外围的使用环境并未改变，因此要进一步优化电路的抗ESD性能。

如何使全芯片有效面积尽可能小、高抗ESD性能且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。

<strong>2、ESD保护原理</strong>

ESD保护电路的设计目的就是要避免工作电路成为因ESD而遭到损害，保证在任意两芯片引脚之间发生的ESD都有低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD所产生的电流，还要箝位工作电路的电压，防止工作电路由于电压过载而受损。在电路正常工作时，抗静电结构是不工作的，这使ESD保护电路还需要有很好的稳定性，能在ESD发生时快速响应，在保护电路的同时，抗静电结构自身不被损坏。抗静电结构的负作用（例如输入延迟）必须在可以接受的范围内，并防止抗静电结构发生闩锁。

ESD静电防范常见问题及解决方案静电是人们非常熟悉的一种自然现象。静电的许多功能已经应用到军工或民用产品中，如静电除尘、静电喷涂、静电分离、静电复印等。然而，静电放电 ESD(Electro-Static Discharge)却又成为电子产品和设备的一种危害，造成电子产品和设备的功能紊乱甚至部件损坏。

现代半导体器件的规模越来越大，工作电压越来越低，导致了半导体器件对外界电磁骚扰敏感程度也大大提高。ESD对于电路引起的干扰、对元器件、CMOS电路及接口电路造成的破坏等问题越来越引起人们的重视。电子设备的ESD也开始作为电磁兼容性测试的一项重要内容写入国家标准和国际标准。

<strong>静电成因及其危害</strong>

静电是两种介电系数不同的物质磨擦时，正负极性的电荷分别积累在两个特体上而形成。当两个物体接触时，其中一个趋从于另一个吸引电子，因而二者会形成不同的充电电位。就人体而言，衣服与皮肤之间的磨擦发生的静电是人体带电的主要因之一。

一直想给大家讲讲ESD的理论，很经典。但是由于理论性太强，如果前面那些器件理论以及理论不懂的话，这个大家也不要浪费时间看了。任何理论都是一环套一环的，如果你不会画鸡蛋，注定了你就不会画大卫。

静电放电(ESD: Electrostatic Discharge)，应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS: Electrical Over Stress)破坏的主要元凶。因为静电通常瞬间电压非常高(>几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。所以预防静电损伤是所有IC设计和制造的头号难题。

静电，通常都是人为产生的，如生产、组装、测试、存放、搬运等过程中都有可能使得静电累积在人体、仪器或设备中，甚至元器件本身也会累积静电，当人们在不知情的情况下使这些带电的物体接触就会形成放电路径，瞬间使得电子元件或系统遭到静电放电的损坏(这就是为什么以前修电脑都必须要配戴静电环托在工作桌上，防止人体的静电损伤芯片)，如同云层中储存的电荷瞬间击穿云层产生剧烈的闪电，会把大地劈开一样，而且通常都是在雨天来临之际，因为空气湿度大易形成导电通到。

<strong>简介</strong>

本应用笔记旨在提供有关电路保护器件和印刷电路板（Printed Circuit Board，PCB）布线指南的建议，以提高应用在电噪声环境中的抗扰度，并按照下列国际电工委员会（International Electrotechnical Commission，IEC）标准所述提高应用在发生 EMI、EMC、EFT 和 ESD 事件时的生存能力：IEC61000-4-2、IEC 61000-4-4 和 IEC 61000-4-5。

<strong>本文将从以下几个方面开始介绍：</strong>

ESD、EMI、EMC设计是电子工程师在设计中遇到常见难题，电磁兼容性（EMC）是指设备或系统在其电磁环境中符合要求运行并不对其环境中的任何设备产生无法忍受的电磁干扰的能力。因此，EMC包括两个方面的要求：一方面是指设备在正常运行过程中对所在环境产生的电磁干扰不能超过一定的限值；另一方面是指器具对所在环境中存在的电磁干扰具有一定程度的抗扰度，即电磁敏感性。所谓电磁干扰是指任何能使设备或系统性能降级的电磁现象。而所谓电磁干扰是指因电磁干扰而引起的设备或系统的性能下降。

EMC包括EMI(电磁干扰)及EMS(电磁耐受性)两部份，所谓EMI电磁干扰，乃为机器本身在执行应有功能的过程中所产生不利于其它系统的电磁噪声；而EMS乃指机器在执行应有功能的过程中不受周围电磁环境影响的能力。

在电子产品的设计中，为获得良好的EMC性能和成本比，对产品进行EMC设计是重要的；电子产品的EMC性能是设计赋予的。测试仅仅是将电子产品固有的EMC性能用某种定量的方法表征出来。对于EMC设计来讲：

<strong>首先，应在研发前期考虑EMC设计。</strong>

<strong>简介</strong>

与系统模拟输入和输出节点交互作用的外置高压瞬变可能破坏系统中未采用充分保护措施的集成电路(IC)。现代IC的模拟输入和输出引脚通常采用了高压静电放电(ESD)瞬变保护措施。人体模型(HBM)、机器模型(MM)和充电器件模型(CDM)是用来测量器件承受ESD事件的能力的器件级标准。这些测试旨在确保器件能承受器件制造和PCB装配流程中的静电压力，通常在受控环境中实施。

工作于恶劣电磁环境中的系统在输入或输出节点上需要承受高压瞬变——并且在从器件级标准转向系统级标准以实现高压瞬变鲁棒性时，传输到IC引脚的能量水平存在显著差异。因此，直接与这些系统输入/输出节点连接的IC也必须采用充分的保护措施，以承受系统级高压瞬变。如果在系统设计中未能及早考虑这种保护机制，结果可能导致系统保护不足、产品发布推迟、系统性能下降等问题。本文旨在描述如何保护敏感的模拟输入和输出节点，使其免受这些IEC标准瞬变的影响。

来自人体、环境甚至电子设备内部的静电对于精密的半导体芯片会造成各种损伤，例如穿透元器件内部薄的绝缘层;损毁MOSFET和CMOS元器件的栅极；CMOS器件中的触发器锁死;短路反偏的PN结;短路正向偏置的PN结;熔化有源器件内部的焊接线或铝线。为了消除静电释放（ESD）对电子设备的干扰和破坏，需要采取多种技术手段进行防范。
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在PCB板的设计当中，可以通过分层、恰当的布局布线和安装实现PCB的抗ESD设计。在设计过程中，通过预测可以将绝大多数设计修改仅限于增减元器件。通过调整PCB布局布线，能够很好地防范ESD。以下是一些常见的防范措施。
　　
*尽可能使用多层PCB，相对于双面PCB而言，地平面和电源平面，以及排列紧密的信号线-地线间距能够减小共模阻抗和感性耦合，使之达到双面PCB的1/10到1/100。尽量地将每一个信号层都紧靠一个电源层或地线层。对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB，可以考虑使用内层线。
　　
*对于双面PCB来说，要采用紧密交织的电源和地栅格。电源线紧靠地线，在垂直和水平线或填充区之间，要尽可能多地连接。一面的栅格尺寸小于等于60mm，如果可能，栅格尺寸应小于13mm。
　　
*确保每一个电路尽可能紧凑。